在半导体领域，FinFET 曾占据重要地位，其独特的鳍式结构在提高芯片性能方面发挥了关键作用。然而，随着技术的不断演进，FinFET 逐渐面临诸多挑战，如短沟道效应难以有效控制等。

如今，新的技术架构正悄然崛起，仿佛新王即将登基。这些新的技术有望突破 FinFET 的瓶颈，在功耗、性能等方面实现更卓越的表现。它们或许采用了全新的材料体系，或者设计出了更先进的结构，正逐步引领半导体行业迈向新的高度。新王的登基，将为芯片技术带来全新的变革，开启半导体发展的新篇章。

在台积电北美技术研讨会上，台积电业务发展和海外运营办公室高级副总裁兼副联席首席运营官Kevin Zhang称其为“最后也是最好的FinFET节点”。台积电的战略是开发N3工艺的多种变体，打造一个全面可定制的硅片资源。

Kevin Zhang表示：“我们的目标是将集成硅片性能打造成为一个平台。”截至目前，N3现有或计划推出的版本包括N3B、N3E、N3P、N3X、N3S、N3RF、N3A和N3C。

换而言之，自英特尔在2009年的开发者大会上推出了22纳米FinFET晶圆后，这个改变了芯片行业的设计，从某种程度看，走到了尽头。

FinFET，英特尔掀起革命

对芯片制造行业的读者应该知道，在过去几十年里，芯片的晶体管已经从planer走向了FinFET。至于为什么用FinFET，以及这个进步的意义，我们需要从晶体管的原理说起。

本质上，在一颗芯片中，晶体管的目标是充当一个高速电子开关。导通时，电流从晶体管的源极流向漏极。截止时，电流停止。反型层（上图蓝线）是电流实际流动的地方。

在理想情况下，晶体管需要做三件事：

1)开启时允许尽可能多的电流流动（有效电流）

2)关闭时允许尽可能少的电流流动（漏电流）

3)尽快在开启和关闭状态之间切换（性能）

第一项影响CPU在主动工作时消耗的电量，第二项影响CPU在空闲时消耗的电量，第三项影响时钟速度。

事实证明，在传统的平面晶体管中，硅衬底上的电压会对漏电流产生负面影响。全耗尽型SOI（绝缘体上硅）是克服这种影响的一种选择。而随着晶体管越来越小，在提高晶体管密度的同时，在这三个方面取得进展就越困难。毕竟，你不仅要担心功耗，缩小晶体管尺寸的关键在于将更多晶体管塞进相同的物理芯片面积，从而为更高的性能（更多核心、更大缓存、更高性能结构、更高集成度）铺平道路。

面对这些挑战，英特尔率先在22nm引入了三位的FinFET工艺。

如上图所示，3D三栅极晶体管外观与平面晶体管非常相似，但有一个根本性的变化。英特尔的3D三栅极晶体管不再采用平面反转层（电流实际流动的地方），而是创建了一个三面硅鳍片，栅极环绕其周围，从而形成了一个表面积更大的反转层。

此举将带来五大成果：

• 栅极现在对流经晶体管的电流施加了更强大的控制力。

• 晶体管关闭时，硅衬底电压不再影响电流。

• 由于反转层面积更大，晶体管开启时可以流过更多电流。

• 晶体管密度不会受到负面影响。

• 您可以调整鳍片数量以提升驱动强度和性能。

前两点可以降低漏电流。当英特尔的22纳米3D三栅极晶体管关闭时，其功耗将低于假设的平面22纳米工艺。而第三点尤其令人兴奋，因为它可以提高晶体管性能，同时降低总功耗。其好处令人震惊：

因为在相同的开关速度下，英特尔22纳米3D三栅极晶体管的工作电压仅为英特尔32纳米晶体管的75%到80%。这意味着在相同频率下可降低有效功耗，或在更高性能水平下保持相同的有效功耗。英特尔声称，与32纳米工艺相比，有效功耗可降低50%以上。

英特尔声称，在较低电压下，其性能较其32纳米工艺提升37%，在1V电压下提升18%。

而且，转向3D三栅极晶体管，还不会对晶体管密度产生负面影响。事实上，英特尔声称从32纳米到22纳米，晶体管密度提升了两倍（在22纳米工艺中，相同芯片面积上可以容纳的晶体管数量大约是英特尔32纳米工艺的两倍）。

这种新设计还可以通过改变鳍片的数量来影响驱动强度和性能，从而使英特尔能够更精细地调整/定位其22nm工艺以适应各种产品。对制造成本的影响也微乎其微。英特尔表示，与公司的22nm平面工艺相比，3D三栅极工艺的成本仅会再增加2%~3%。

新技术的引入，对英特尔带来极大利好，而且，按照英特尔预计，其竞争对手要到14纳米才会转向类似技术。这就掀开了新一轮的争夺战。

三雄争霸，台积电实现反超

如果按照当时的格局看，有希望推进FinFET工艺的除了英特尔、台积电和三星这“三雄”外，还有联电和格罗方德。但考虑到后者最后都退出了先进工艺的竞争，关于他们部分我们在本文就不提及。

回到三雄争霸FinFET时代，其实英特尔的预测也不全对，因为竞争对手台积电并没有推出14nm，而是在2013年成为首家开始16纳米鳍式场效应晶体管（Fin FET）风险生产的晶圆代工厂。此外，台积电还成为首家为其客户生产业界首款16纳米FinFET全功能网络处理器的晶圆代工厂。

据相关资料显示，台积电的FinFET工艺是在掌握了20nm的双重曝光技术后才推出的，而之所以将其命名为16nm，是因为其密度低于英特尔的14nm，因此名称有所不同。该制程使用更小的晶体管，但具有相同的后端金属层，作为向FinFET过渡的基石。它不会像传统的微缩制程那样带来面积缩小的优势，但确实提升了性能和功耗。此外，它使用的工具与20nm平面制程相同，为95%。

值得一提的是，华为海思半导体有限公司是台积电指定的第一家采用先进这个芯片制造工艺的公司，而该公司已从台湾半导体制造有限公司（台湾新竹）生产出采用16nm FinFET制造工艺实现的基于ARM的32核64位网络处理器。

时任海思半导体总裁何庭波在台积电发布的一份声明中表示：“我们很高兴看到台积电的FinFET技术和CoWoS解决方案成功地将我们的创新设计应用于实际芯片。”她表示，这款32核ARM Cortex-A57处理器面向无线通信和路由器应用，主频高达2.6 GHz。她补充道：“这款网络处理器的性能较上一代提升了三倍。这款极具竞争力的产品能够支持下一代基站、路由器和其他网络设备的虚拟化、SDN（软件定义网络）和NFV（网络功能虚拟化）应用，并满足我们的上市时间目标。”

而作为首先推出FinFET的企业，英特尔紧随22纳米工艺之后推出了14纳米工艺，但由于工艺落后且良率受限（双重图案化FinFET），使得代工厂得以迎头赶上。在当时，英特尔还于14纳米工艺上开启了“英特尔对台积电”的营销战。英特尔坚称台积电20纳米工艺失败，因为它没有采用FinFET技术，而代工厂无法效仿英特尔，因为英特尔是IDM。而台积电只是一家没有内部设计经验的代工厂。

至于该时段的另一个主角三星，他们也同样有一段故事在上演。

其实三星14nm的密度与台积电16nm相似，但三星选择了低调的路线，假装自己与英特尔竞争。

据了解，三星于2013年12月流片了其首款14nm测试芯片——Cortex-A7处理器。该工艺被称为14LPE，并于次年2月获得认证；据时任三星代工业务营销经理Kelvin Low称，三星已完成多款产品的流片，并已为部分客户开启了早期商业化生产。

具体而言，三星14纳米的晶体管的沟道、源极和漏极区域形成在从衬底直立的硅鳍片上，栅极环绕鳍片的三侧。晶体管的栅极长度定义与普通平面CMOS晶体管相同，但栅极宽度现在包含了鳍片的两侧和顶部。据介绍，14nm芯片的尺寸将比20nm平面工艺制造的芯片小15%，而台积电的16nm FinFET工艺在微缩方面不会比20nm工艺更具优势。

如下图所示，三星在制程节点发布方面落后于英特尔，尤其是在20纳米制程节点的发布上，比英特尔晚了两年多。值得注意的是，三星将14纳米制程的落后时间缩短至约6个月。

但后续的历史发展说明，英特尔且战且退，而台积电从10nm、7nm、5nm再到现在当家的3nm，一路领先，最终成就了难以撼动的晶圆代工巨头。至于三星，无论怎么布局，似乎都在重复追赶的过程。

3nm长存，GAA时代接班

从文章开头的台积电有关3nm的描述，可以看到在这个全节点上，公司有了很多的布局。公司也坚信这个工艺在未来能够成为一个长寿命节点。

简单回顾一下，台积电的N3（3nm级）工艺技术系列包含多个变体，包括基准N3（又名N3B）、成本更低的宽松N3E、性能和芯片密度更高的N3P，以及电压耐受性更高的N3X。如上文提到，另外还有N3S、N3RF、N3A和N3C。具体而言：

N3B：基准3nm工艺。

N3E：成本优化版本，EUV层数更少，且无需EUV双重曝光。其逻辑密度低于N3，但良率更高。

N3P：N3E的增强版，在相同速度下性能提高5%或功耗降低5%~10%，此外混合设计的晶体管密度提高4%。

N3X：面向高性能计算(HPC)，支持更高的电压和最大时钟频率。在1.2V电压下，其速度比N3P提升5%。

N3S：一种高密度变体，旨在最大化晶体管密度，可能使用单鳍库并可能采用背面供电。

N3RF：适用于射频产品

N3A：适用于汽车产品

N3C：适用于高价值产品

关于后面这几个节点，我们没能找到更多深入的资料。但我们相信台积电还会在这个工艺上做更多深耕。但是，和文章开头所说，FinFET走到了尽头，这主要是因为鳍片高度和并排放置的鳍片数量已达极限，无法在不遭遇电气挑战的情况下提升其载流能力。

于是，为了进一步改善晶体管沟道的控制，工程师们找到了一种用堆叠的水平薄片取代垂直鳍片的方法，从而创造了一种名为“环栅场效应晶体管”（GAA晶体管或GAAFET）的新概念。

环栅晶体管使用堆叠的纳米片。这些独立的水平薄片垂直堆叠，使得栅极从四面环绕沟道，进一步减少了漏电并增加了驱动电流。这意味着更优质的电信号能够穿过晶体管并在晶体管之间传输，从而提高芯片性能。此外，芯片制造商现在可以灵活地调整纳米片的宽度，以最适合特定的芯片设计。具体而言，宽纳米片可以提供更高、更优的驱动电流，而窄纳米片则可以优化功耗。

于是包括台积电、三星和Intel在内的三家巨头，开始了下一代晶体管GAA的探索。

对台积电来说，N2将是公司首个采用GAA纳米片晶体管的节点。由于栅极360度环绕沟道（N2的沟道形状为多个水平纳米片），该技术有望提升性能并降低漏电。这种结构可以最大限度地增强对沟道的静电控制，从而在不影响性能或功耗的情况下最小化晶体管尺寸，最终实现更高的晶体管密度。

此外，台积电表示，N2工艺将超高性能金属-绝缘体-金属(SHPMIM)电容器融入晶体管的功率传输电路，以增强功率稳定性和性能。与该公司之前的超高密度金属-绝缘体-金属(SHDMIM)设计相比，这些新型电容器的电容密度提高了一倍以上，并且与上一代产品相比，薄层电阻(Rs)和过孔电阻(Rc)均降低了50%，这将对性能和功耗产生切实的改善。

英特尔则会在公司的Intel 18A工艺上首次引入环栅(GAA)RibbonFET晶体管。

英特尔声称，与采用intel 3工艺技术制造的相同模块相比，其18A制造工艺在相同电压（1.1V）和复杂度下，性能提升25%，在相同频率和1.1V电压下，标准Arm核心子模块的功耗降低36%。在较低电压（0.75V）下，Intel 18A工艺性能提升18%，功耗降低38%。此外，与Intel 3工艺相比，18A工艺始终能够实现0.72倍的面积缩小。

三星则早在2022年就在其3nm工艺上引入了GAA。据三星介绍，公司称为MBCFET（多桥沟道场效应晶体管）的GAA晶体管架构降低了漏电流，因为栅极现在被沟道四面包围；它还可以通过调整沟道厚度来改变晶体管的性能和功耗。

写在最后

在芯片产业的几十年里，不但市场发生了变化，技术发生了变化，连芯片格局也天翻地覆。现在随着进入2nm甚至埃米时代，一个新的局面又在兴起，例如台积电和三星的全球扩展，英特尔举步维艰，加上日本Rapidus的来势汹汹和地缘政治的影响。

届时，芯片制造会如何发展？会怎样发展呢？英特尔又能否卷土重来呢？一切都值得期待。